本篇內(nèi)容介紹了“Verilog Basics如何使用”的有關(guān)知識(shí)，在實(shí)際案例的操作過程中，不少人都會(huì)遇到這樣的困境，接下來就讓小編帶領(lǐng)大家學(xué)習(xí)一下如何處理這些情況吧！希望大家仔細(xì)閱讀，能夠?qū)W有所成！

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Always Blocks

顧名思義，always語句塊會(huì)always執(zhí)行，不像initial 語句塊只在仿真開始時(shí)執(zhí)行一次。

always語句塊還有一個(gè)敏感列表，其告訴always語句塊何時(shí)執(zhí)行代碼塊。

always  @ (a or b or sel)begin  y = 0;  if (sel == 0) begin    y = a;  end else begin    y = b;  endend

@符號(hào)后面是always語句塊觸發(fā)的條件。always語句塊內(nèi)只能驅(qū)動(dòng)reg類型的變量。

以上示例為2：1 mux，輸入a和b; sel是選擇輸入，y是mux輸出。

在任何組合邏輯中，只要輸入改變，輸出就會(huì)改變。 這意味著每當(dāng)敏感列表中包含的變量發(fā)生變化時(shí)，即a，b和sel，就會(huì)執(zhí)行always語句塊中的代碼。

敏感列表有兩種類型：電平敏感（用于組合電路）和邊沿敏感（用于觸發(fā)器）。下面的代碼是相同的2：1 Mux，但輸出y現(xiàn)在是觸發(fā)器輸出。

always  @ (posedge clk )if (reset == 0) begin  y <= 0;end else if (sel == 0) begin  y <= a;end else begin  y <= b;end

我們通常在時(shí)鐘邊沿（posedge）檢查復(fù)位是否被置位（同步復(fù)位），然后我們繼續(xù)執(zhí)行功能邏輯。我們可以發(fā)現(xiàn)在之前的組合邏輯中，我們使用“=”進(jìn)行賦值，而對(duì)于時(shí)序語句塊，我們使用“<=”進(jìn)行賦值。

“=”是阻塞賦值，“<=”是非阻塞賦值?！?”在begin / end內(nèi)順序執(zhí)行，而非阻塞“<=”是并行執(zhí)行的。  

Assign Statement

assign語句僅用于建模組合邏輯，并且它是連續(xù)執(zhí)行的。因此，assign語句稱為“連續(xù)賦值語句”，其沒有敏感列表。

  assign out = (enable) ? data : 1'bz;

上面的例子是一個(gè)三態(tài)門。當(dāng)enable為1時(shí)，數(shù)據(jù)被驅(qū)動(dòng)為out，否則out被拉至高阻態(tài)。

Task and Function

Verilog像任何其他編程語言一樣，提供了解決代碼重復(fù)使用的方法，這些代碼稱為Task和Function。 

下面的代碼用于計(jì)算偶校驗(yàn)。

function parity;input [31:0] data;integer i;begin  parity = 0;  for (i= 0; i < 32; i = i + 1) begin    parity = parity ^ data[i];  endendendfunction

Task和Function具有相同的語法：

第一個(gè)區(qū)別是Task可能有延遲，而Function不能有任何延遲。這意味著Function可用于對(duì)組合邏輯進(jìn)行建模。

第二個(gè)區(qū)別是Function可以返回值，而Task則不能。

“Verilog Basics如何使用”的內(nèi)容就介紹到這里了，感謝大家的閱讀。如果想了解更多行業(yè)相關(guān)的知識(shí)可以關(guān)注創(chuàng)新互聯(lián)網(wǎng)站，小編將為大家輸出更多高質(zhì)量的實(shí)用文章！

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