如何淺析UVM概念中的raise/drop objection，針對這個問題，這篇文章詳細(xì)介紹了相對應(yīng)的分析和解答，希望可以幫助更多想解決這個問題的小伙伴找到更簡單易行的方法。

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UVM中，component的task phase是消耗仿真時間的，各個components需要在不同層次的task phase中同步信息。

UVM中通過objection mechanism來控制phase的執(zhí)行，通過raise or drop objection來決定phase中事件的開始和停止。

當(dāng)程序根據(jù)phase執(zhí)行順序，進(jìn)入到某一個phase中時，它會收集此phase提起的所有的objection（每個component都可以raiseobjection）

當(dāng)這個phase中所有的objection都被撤銷（drop）之后，那么這個phase就執(zhí)行結(jié)束。

components或sequence將在驗證行為的開始 raise phase objection，在驗證行為完成后drop phase  objection。一旦phase里所有的objection都被dropped，該phase就結(jié)束了。

考慮一個例子，agent完成讀寫操作。通?？梢栽趕equence 或者test中添加raise/drop objection。

Objection in sequence

class wr_rd_seq extends uvm_sequence#(mem_seq_item);  
task pre_body();    
// raise objection if started as a root sequence    
if(starting_phase!= null)      
starting_phase.raise_objection(this);  endtask   task body();    
`uvm_do_with(req,wr_en==1);    
`uvm_do_with(req,rd_en==1);  
endtask   task post_body();    
// drop objection if started as a root sequence    
if(starting_phase!= null)      
starting_phase.drop_objection(this);  
endtaskendclass

在uvm_sequence中有一個starting_phase成員，它是uvm_phase類型。如果我們通過設(shè)置run phase的default sequence來啟動一個sequence，那么會默認(rèn)將run phase的phase傳遞給這個sequence的starting_phase.

Objection in test

如果需要在test中顯式啟動sequence，即在test中添加objection。

class wr_rd_test extends uvm_test; ...  
task main_phase(uvm_phase phase);    
phase.raise_objection(); 
//rasing objection      wr_rd_seq.start(mem_agent.sequencer);    
phase.drop_objection();  
//droping objection  endtask     endclass

在test中顯式啟動sequence時， starting_phase的值是null。

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網(wǎng)站題目：如何淺析UVM概念中的raise/dropobjection
標(biāo)題來源：http://aaarwkj.com/article38/igospp.html

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