wire和reg

wire數(shù)據(jù)類型用來建模電路組件之間的硬件連接關(guān)系。也就是說，wire類似于電路中的真實電線一樣。

reg數(shù)據(jù)類型保存數(shù)據(jù)的值，直到將另一個值放在它們上。也就是說，reg就像寄存器組件一樣。

integer，real和time

integer變量可以保存從-2^31到（2^31）-1的值。

integer變量聲明的語法如下：

      integer integer_variable_name;

real變量存儲的是64位的值。實數(shù)可以用十進制表示法（例如，14.72）或科學(xué)記數(shù)法（例如，39e8）指定。

real變量聲明的語法如下：

    real real_variable_name;

在仿真開始時，integer和real變量都被初始化為零。

integer a [0:64]; //一個包含65個integer值的數(shù)組       real float_v; //一個存儲real值的變量

      time time_variable_name;

Parameters

Parameters表示常量，因此在運行時修改Parameters的值是非法的。

但是，可以在編譯時修改參數(shù)以使其具有與變量聲明時不同的值。這使得我們可以定制化不同參數(shù)的模塊實例。 

parameter變量聲明的語法如下：

               parametersize = 16 ;

logic

logic是reg變量從Verilog到SystemVerilog的改進版本。除了作為變量之外，它還可以進行連續(xù)賦值，被門和模塊驅(qū)動。             

logic變量聲明的語法如下：

          logic a, addr;

two-state變量

two-state數(shù)據(jù)類型可提高four-state類型的性能和仿真器內(nèi)存使用率。two-state數(shù)據(jù)類型是bit，byte，int，shortint，longint，byte。

bit    – Unsignedbyte, shortint, int, longint    – Signed
unsigned two-state types,bit              single_bit ;    // unsigned single bitbit [31:0]     32_bit      ;    // 32-bit unsigned integer
signed two-state types,int              integer   ;   // 32-bit signed integerbyte            8_bit      ;   //   8-bit signed integershortint    16_bit    ;   // 16-bit signed integerlongint        64_bit  ;   // 64-bitsigned integer
unsigned from signedtwo-state types,int              unsigned integer   ;   // 32-bit unsigned integerbyte           unsigned 8_bit    ;   //  8-bit unsigned integershortint      unsigned 16_bit   ;   // 16-bit unsigned integerlongint       unsigned 64_bit   ;   // 64-bit unsigned integer